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ロード・トゥ・ペタスケール・ポンダリング

ASIC化を検討中です。あの情報処理記事に触発されまして。まさに「鶴の一声」ですか <失礼な言い方をするなよ

将棋ハードウェアのASIC化により高速化&超並列化を実現し、ペタオーダの局面を探索することで名人を越えよう、というペタスケール・ポンダリング・プロジェクト。先日議会の承認を受け、正式に国家プロジェクトとして始動致しました。いや我がA級人民民主共和国での話ですが。

前々回のマルチコアの記事では、いろいろと可能性は検討しつつも結局「金ないからあれもこれもできねー。再来年に3コア並列くらいがせいぜい」という、ある意味夢のないオチになってしまってました。今回はその反省(?)を元に、お金はとりあえず誰かが出してくれるとの前提で、とにかく今ある技術でどこまでできるのか、を検討してみます。もちろんコストいくらくらいかかりそうか、は考えますけど。

誰しも多かれ少なかれ、仕事の場面と個人の立場とで金銭感覚の「モード」が変わるでしょう。私も、自腹となると「90万?論外」などと一刀両断するくせに、会社では「商談規模5千万円か  ちっ、しょぼいな」なんてことを平気で口走ってたりします。今回は会社モードで行ってみませう。

おそらく大抵の人は、ASIC作るといっても何をどうするのかさっぱり見当つかないと思います。実は私は会社の仕事がこの辺絡んでまして、かなりわかる立場にあります。もちろん仕事絡みだと書けないことも多いんですが、まあ差し障りのない範囲でできるだけ書いてみましょう。なお「ASIC(Application Specific IC)」とは、個別の目的のために専用に起こすLSIのことで、「カスタムLSI」とほぼ同義です。

なお、LSI単体だけあってもしょうがないので、ボードも一緒に作ることになります。CSAの大会に来た方や中継ブログ見た方はわかると思いますが、Aリーグが使ってたような感じのボードを作ってLSIを載せることになります。PC自作とかしたことある方なら、PCIカードみたいなのをイメージしてもらってもよいかも。

つまり、作業工程としては大きく分けると
 ・LSI設計
 ・LSI製造
 ・ボード設計
 ・ボード製造(LSI搭載含む)
の4つになります。

[ボード設計・製造]

私はボードに関してはあまり詳しくないのですが、専門の業者さんがいまして、特別難しいものでなければ、論理的な仕様(接続関係)とLSIのパッケージ情報(ピン位置等)を出せば設計から製造まで行ってくれるはずです。「ボード 試作」とかでググると、いくつか業者さんの名前が出てきます。周波数がすごく高いとか、配線多くて多層基板必要とかでなければ、費用も期間もLSIと比較して小さい比率で済むはず、と思ってます。データ持ってないので具体的な数字挙げられませんが、ボードがボトルネックにはならない、という前提で以下進めます。

[LSI設計]

ユーザ、つまりASICを発注する立場からすると、自分でやるのはLSI設計の全部または一部です。LSI設計も細かく見るといろいろ分かれます:論理設計、物理設計(P&R)、電源、クロック、I/O、DFT(試験用回路)、くらいでしょうか。

全部自前でやればコストは自分達の人件費だけで済みますが、そのぶん手間と期間が増えます。ある部分をデザインハウスと呼ばれる業者さんに委託することもできます。もちろん費用はかかりますが、時間とお金のトレードオフになります。

私は以前 LSI 設計チームの一員でした。チップの中のあるモジュールを受け持って、その部分の論理設計、SIML、物理設計をやっていましたので、この辺はまあわかるつもりです。チップ全体に関わる部分(電源、クロック、DFT等)は専門の部署がやっていて、自分で作ったことはないです。とは言ってもそこといろいろやりとりはしていたので、知識としてはある程度は知っていますが。

チップインテグレーションの部分は、各半導体メーカ(ファブといいます)ごとに設計の「フレームワーク」が決められてるはずで、デザインハウスはだいたいそれに沿って設計すればたいていのASICはできるようになっています。このフレームワークの部分の情報を全部開示してもらえるなら、まあ設計委託せずとも何とか自前でできるでしょうか(推測)。ただ、分厚いマニュアルを全部読むことになり、ツールも覚えなければならないので、お金があるなら頼みたいところではあります。時間がもったいない。

設計委託の費用は、テクノロジノード(後述)や作業内容、チップの内容等によって大きく変わります。業者によって見積り数倍違ったりしますが、だいたい100万~2000万くらいでしょうか。0.18umなら300万まではしないと思いますが。65nmとかだと1000万越えるかも。将棋の場合はチップの設計的難易度は低い(周波数低い、アナログなし)ので、価格も安めだろうとは思います。

なお、イーサのインタフェースのようによくある回路の場合は、できあいの設計を買ってくるケースもあります。「IPマクロ」と言います。この辺も書き出すときりないので詳しくは書きませんが、まあ100Mのイーサくらいでしたら500万まではしないと思います。opencoresのマクロとかを使えばただですけど。

[LSI製造]

LSI製造は逆立ちしても自前ではできませんので、ファブに委託することになります。
LSIを作るにあたってまず考えるのが「どのテクノロジノードを使うか」です。テクノロジノードとは、よく90nmとか65nmとかいうあれです。「プロセス世代」ともいいます。この数字はFETのゲートの幅を表します。つまり、数字が小さいほどトランジスタのサイズが小さい。

テクノロジノードはほとんどのファブで一律に変わっていくもので、A社が80nm、B社が70nm、とかいうふうにはなりません。理由は…そういえば考えたことなかったですが、なんでなんでしょうね。製造装置やマスクを同じとこから買ってるからかな?

大昔は除いて10年くらい前から言うと、テクノロジノードは 0.35um, 0.25um, 0.18um, 0.13um, 90nm, 65nm, 45(40)nm, と推移してきました。おおざっぱに言うと0.35umが96年、45nmが08年、各世代2年間隔です。ときどき0.15umとかいう半端なのが出てきますが、これは「シュリンクバージョン」といって0.18umの改良版です。今の最先端は45(or 40)nmを一部のメーカが量産開始したところです。次世代は32nmと言われてますが、これはまだ(2008年9月現在)どこも量産してません。

さてLSIの試作製造ですが、フルマスク方式と試作サービス利用と2つに大きく分かれます。基本であるフルマスク方式から説明しましょう。

LSIの製造工程は、
 マスク(レチクル)作成
 ウェハー加工
 パッケージ
の3つに分かれます。マスクというのは、たとえるとLSIの「鋳型」で、これは最初に1回作るだけです。その後ウェハーを加工するたびに同じマスクを繰り返し使います。

製造の費用ですが、これは実は私はかなり細かく知っているのですが、仕事がからむため細かくは書けません^^; 知らないことは当然書けない、知ってることは差し障りがあるのでやっぱり書けない、というわけでどっちみち書けないんです。がそれでは話が進まないので、「誤差数十%あります」という前提で、えいやで大体このくらい、という数字を出してみましょう。

0.18um マスク一式 1,000万円
ウェハー 1枚 10万円

 65nm マスク一式 1億円
ウェハー 1枚 100万円

繰り返しますが、誤差数割、です。オーダとしてはこのくらい、のつもりでご理解ください。意図的にきりのいい数字に丸めてますので。

なおパッケージの価格は、これらに比べるとわずかなものですので、ここでは考慮していません。

ウェハー1枚からチップ何個取れるか?ですが、基本的にはウェハー面積÷チップ面積、で計算できます。多少ムダな部分は出ますが、概算ならこれで十分。ウェハーは、0.18umは直径8インチ(20cm)、65nmは12インチ(30cm)です。たとえば0.18umでチップサイズ5mm角としますか。ウェハー面積 10x10xπ ÷ チップ面積 (0.5x0.5) で、1000チップ強取れる、とわかります。

以上から、ASIC将棋のように試作目的で、所要が最大でもせいぜい数千のオーダーならば、フルマスク方式では費用の大半がマスク代になることがわかります。

[試作サービス]

そこで試作サービスの登場です。試作サービスとは簡単に言うと、複数の試作プロジェクトでマスクを共有することで、マスク代を折半して試作コストを削減する、というものです。詳しい解説はたとえば
LSI試作サービスの解説記事
にあります。

マスクはウェハー上の最大20mm角くらいのエリアに対応するもので、この20mm角のパターンを繰り返し、移動しながらウェハーに焼き付けていきます。5mm角のチップなら、20mm角のマスクに16個乗りますので、16個のプロジェクトで同じマスクを共有できるわけです。当然、ウェハー1枚から取れるチップ個数は1/16になりますが、試作ではこれは多くの場合問題になりません。

LSI試作サービスを行う組織があります。日本だとVDEC、米国だとMOSISというのがあります。

VDEC

MOSIS

MOSISは企業からも受け付けるようですが、VDECは大学・研究機関が対象です。またVDECはMOSISと連携していて、MOSISのサービスも使えるようです。

VDECのページの中を見ると、試作料金の情報もあります。ロームの0.18umで、5mm角で75万円。これなら、設計サービスとかもろもろ入れても総額500万までしないんじゃないでしょうか。このくらいなら大学のプロジェクトでも可能な気がしますが、どうでしょう。VDECでは0.18umが使える「最先端」のプロセスのようですね。毎月試作してるし。製造に4か月かかるのがちょっと長い気がしますが、まあしかたないか。

MOSISの方は、webから見積りができます。やってみたところ、0.18um 4mm角で$44K。
65nm 3mm角で$150Kでした。これはおそらく一般向け価格で、アカデミックだともっと安くなるのかもしれません。

  * * *

…というとこで、ASIC試作でどんな作業があり、コスト大体どのくらいか、というのがイメージつかめたかと思いますが、いかがでしょうか。次回は、じゃあ将棋ハードをASICにしたら性能どう変わるのか、というあたりを検討していきたいと思います。

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コメント

> だいたい100万~2000万くらいでしょうか。

s/2000万/200万;

えーっ!?私の知ってるXXX社は千何百万とかふっかけることありますよ?もちろん90nmとか65nmとかですけどね。0.18umくらいならたしかに200万くらいかもしれませんが。
やっぱりあそこボってるのかなぁ…(ぬゎんてこと書いてていいのかねしかし)

半導体の製造に興味があるのですが、ほとんど知識がないので面白い記事でした。
それにしても、マスクのコストってかなり高いんですね。
数万~数十万チップを量産するあたりが、フルマスクと試作サービスのコストパフォーマンスが同じになる位置でしょうか?

このへんの話は、なかなかIT系ニュースで
記事で読むことがないので
勉強になりました。
しかし、ASIC化したらnpsいくつまで
行くんですかねえ(^^;

みんなこの辺は知らんだろーなぁ、と思って書いてました。参考になれば何よりです。

> 数万~数十万チップを量産するあたりが
そうですね、マスク代、ウェハー代、チップサイズがわかれば計算できるはずですが、だいたいそんなもんだと思います。

> ASIC化したらnpsいくつまで行くんですかねえ
この後すぐ! …じゃない、次回詳細に書きますんで、乞うご期待。

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